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| Nuevo modelo que reconoce variabilidad de la presentación del diseño para incrementar la densidad de la puerta de Toshiba | |||||
Toshiba Corporation anunció hoy que desarrolló un modelo compacto nuevo para el diseño de circuitos que logra mayor densidad de puerta y mejor rendimiento de costos en la tecnología CMOS de 45 nm de última generación. Al aplicar esta técnica, la densidad de la puerta para la tecnología CMOS de 45 nm se incrementa 2,6 veces más que la de la tecnología CMOS de 65 nm y supera el aumento de 2,0 veces que es la tendencia que típicamente se espera en migración generacional. La presentación del diseño de circuitos, especialmente la proximidad (efecto de proximidad), es el factor dominante en la variabilidad del funcionamiento del transistor, y la densidad de la puerta tiene una función muy importante en el costo del chip. Al aplicar esta técnica al diseño de la tecnología CMOS de 45nm, Toshiba logra mejor rendimiento y competitividad de los costos en el sistema LSI. La técnica recientemente desarrollada se dio a conocer el 18 de junio en la sesión 9.3 del Simposio 2008 sobre Tecnología VLSI que se realizó en Honolulu, Hawai, Estados Unidos. Toshiba desarrolló una técnica nueva que predice el rendimiento de cada transistor de manera individual al centrarse en los factores que dependen del diseño del circuito. En la tecnología CMOS de 65 nm, el largo de la puerta, el ancho de la puerta y la distancia entre la puerta y el área de separación son considerados en el diseño como factores principales que afectan el rendimiento del transistor. En la tecnología CMOS de 45 nm y superior, otros factores adicionales como el espacio de las puertas y la ubicación de los contactos se modelan y se introducen en el diseño. La nueva técnica de Toshiba hace una estimación de las características de cada transistor y las introduce en el diseño del circuito. Como resultado, Toshiba logró mayor densidad de la puerta sin aumentar el margen de variabilidad en diseño. Los avances en la tecnología de proceso requieren que el largo de puerta sea menor en la tecnología de proceso CMOS y la aplicación de técnicas de mejora de la tensión ha demostrado ser efectiva para mejorar el rendimiento del transistor. No obstante, a partir de la generación CMOS de 45 nm, la escala del largo de la puerta mejorará de manera significativa y la aplicación de técnicas de mejora de la tensión producirá una variabilidad complicada como resultado de la dependencia de la presentación en el diseño. En generaciones anteriores se podía evitar este problema al establecer un margen adicional de diseño para obtener un diseño más seguro o al restringir el patrón y el diseño. No obstante, este enfoque sacrifica la mejora de la densidad de la puerta y es insuficiente para la generación CMOS de 45 nm y posteriores. Técnica de mejora de la tensión: El aumento de la movilidad del portador en los transistores CMOS es un recurso efectivo para obtener un mejor rendimiento del transistor. Se puede modular la movilidad del portador al aplicar tensión en los transistores. La técnica nueva de Toshiba utiliza este fenómeno. Se han propuesto diversas técnicas para imponer tensión en la zona del canal del transistor, por ejemplo, la formación de capas de tensión sobre los transistores o la incorporación de capas de tensión en ambos lados de las puertas del transistor. Sin embargo, estas técnicas de mejora de la tensión crean un efecto de proximidad complejo que depende del diseño real del transistor y genera problemas por el aumento de variabilidad en el rendimiento del transistor. | |||||
Jueves, 19 Junio, 2008 - 07:48 | |||||
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