Hola:
Estoy diseñando un circuíto en VHDL y llevo dos días clavado por cual de unas señales que no se me reflejan en la salida de un comparador. Basicamente por más que busco no encuentro la solución. Lo que me ocurre es que con un código muy básico como el que os expongo a continuación la entrada del sistema se me modifica perfectamente pero la salida me sale en todo momento "undefined" (indefinida). ¿¿¿¿Alguien me puede decir a que se puede deber?.
PD. Os dejo a coninuación el código y el test bench que uso.
Código:
Código: library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;
entity comparador is
port(cmsel:in unsigned (7 downto 0);
pent2: out unsigned(15 downto 0)
);
end comparador;
architecture COMP of comparador is
begin
comparacion:process
begin
if (cmsel=X"00") then --PREGUNTAR QUE REXISTRO DE COMPARACION VAMOS A UTILIZAR
pent2<=X"AAAA";
end if;
wait;
end process comparacion;
end comp;
Test bench:
Código: --librerias
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;
entity comparador is
end comparador;
architecture COMP of comparador is
signal cmsel: unsigned (7 downto 0);
signal pent2: unsigned(15 downto 0);
component compar is
port(cmsel:in unsigned (7 downto 0); --selecciona o cm a utilizar
pent2: out unsigned(15 downto 0)
);
end component compar;
Begin
--INSTANCIACION
t_compar: compar port map (pent2 => pent2,cmsel=>cmsel);--,pcm=>pcm, cmsel=>cmsel,ent2l=>ent2l,ent2h=>ent2h,cml=>cml,cm h=>cmh,comp=>comp);
PCMSEL:process
Begin
cmsel<=X"01" , X"00" after 100 ns;
wait;
end process PCMSEL;
end COMP;
Muchas gracias [/code] |
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