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Estoy planeando construir un simulador de lógica digital.
Mis razones:
Logsim es bueno, pero está descontinuado
Logsim no puede definir mi propio componente por verilog, así que quiero incrustar un compilador de verilog para convertir .v en un componente para simulación
¿Es esta la metodología correcta para construirlo?
no me importa la corriente y el voltaje, todo se cuenta como 1 o 0
cada componente toma un número de entradas y salidas
todos los componentes son "entrada" o "componente"
la gente puede definir el comportamiento del componente usando java o verilog, que es una función simple en la codificación, los parámetros son cables de entrada, la variable de retorno es cables de salida
Así es como simulo:
saltar a un bucle infinito
Comience desde todos los componentes de "entrada", detecte que dispara 0 o 1
seguir repitiendo los siguientes componentes a los que se conectan
cuando se procesan todos los componentes, salga del ciclo
¿Tengo algo mal?
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